在特定频段有最佳的性能，输出更高功率并提供更好线性度的调制信号
ADL537x系列引脚兼容的正交调制器的频率范围为250MHz～40Hz，使无线系统设计工程师按照多种工作频段和蜂窝手机标准实现标准化印制板(PCB)设计。五款调制器的每一款都在它的特定频段有最佳的性能，这比使用一个调制器来覆盖整个频段在性能上有很大的提高。ADL537x系列正交调制器可以在输出更高功率的同时提供具有更好线性度的调制信号，从而无须在发射信号链中使用中频电路级即可提高传输质量并且降低系统成本。
ADL537x正交调制器系列包括ADL5370(250MHz～1．3GHz)，ADL5371(700M Hz～1．3GHz)、ADL5372(1．6GHz～2．4GHz)，ADL5373(2．3GHz～3GHz)和ADL5374(3．3GHz～4GHz)。这些IC可用作数字通信系统中的直接RF调制器，包括GSM、CDMA、TD-SCDMA、WCDMA基站以及QPSK或QAM宽带无线接入发射器。ADL537x系列具有700MHz的输入带宽，从而简化了用于多载波功率放大器失真产品校正的宽带数字预矫正发射器设计。
ADL537x系列提供高线性度(2140MHz时具有P1dB+12dBm和IP3+26dBm的高输出功率)和低噪声(－158dBm／Hz)。该系列也具有一个带缓冲的单端本地振荡器(LO)驱动，并且采用4．75～5．5V单电源供电。ADL537x-系列的工作温度是－40～+85℃，采用4mm×4mm引脚的LFSCP封装。
ADI
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支持PolarPro FPGA开发的开发软件
包括Preclsion synthests综合工具、先进I／O和可配置时钟管理器
QuickWorks开发软件的9．8版可对PolarPro超低功耗FPGA系列提供一个完整的设计环境，包括综合、仿真、时序和功率分析，可在windows98／2000／ME／XP／NT下运行。QuickWorks 9．8集成了PrecisionSynthesis综合工具，VHDL和Verilog综合可对QuickLogic器件进行优化，为RTL和FPGA设计提供内置的电路图观察功能，以使RTL资源的调试更加容易。另外，交互式PreciseTime引擎可以迅速执行“假设”时序分析，以实现时序闭合。
软件支持PolarPro系列的双数据传输速率I／O(DDRIO)和通用I／O(GPIO)的集成配置接口，可提供DDRIO／GPIO配置的图形观察和可选择路径及静态逻辑端口的端口列表。可为编写PolarPro可配置时钟管理器(CCM)提供直观而有效的方法，并能产生直接实例化到用户RTL资源的可选配置的HDL。功率计算器可自动计算一个设计中的大约功耗。
QuickWorks v9．8包括完整的集成电路图和基于HDL的设计入门、HDL语言编辑器和设计指南、Mentor Graphics的逻辑综合支持、100％的全自动布局及布线、静态时序分析、Verilog和VHDL功能的时序仿真支持以及第三方设计工具接口。对于功率敏感或功率关键的设计，QuickWorks还集成了PowerAware逻辑布局、功率仿真和功率计算功能。
QuickLogic
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提供时序分析仪并支持高密度设计的FPGA开发工具
为高密度90nm设计提供完整的速率等级．为低成本90nm设计提供三种速率等级
6．0版的Quartus Ⅱ软件包括了时序分析工具TimeQuest时序分析仪，为Synopsys设计约束(SDC)时序格式提供全面支持，能够更迅速的实现时序逼近。新版本软件还包括扩展的团队设计功能，能够有效管理高密度设计团队之间的协作。Quartus Ⅱ软件为设计人员的高密度90nm设计提供完整的速率等级，为低成本90nm设计提供三种速率等级。
Quartus Ⅱ中的TimeQuest时序分析仪帮助用户对时序约束较复杂的设计进行建立、管理和分析操作，例如时钟复用设计和源同步接口等，用户还可以迅速完成高级时序验证。扩展的团队设计支持包括工程管理器接口，用于顶层设计的资源管理和时序预算。此外，工程管理器接口还支持设计人员管理模块间的时序约束，实现最佳性能。软件支持流行的IEEE 1800～2005标准SystemVerilog语法硬件描述和验证语言设计结构，实现了速度更快的寄存器传送级(RTL)；增强的I／O引脚规划器可与设计IP更直接的集成，简化了引脚分配；提供Stratix Ⅱ单端输出HSPICE模型，实现效率更高的电路板模型。
Quartus Ⅱ设计软件支持主流的操作系统，包括Windows XP Professionalx64、Windows XP、Windows 2000、Sun Solaris 8和9以及Red Hat LinuxEnterprise 3．0和4．0。
Altera
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具有7个电极和正弦波发生器的电场感应IC
可用于进行就近性检测和三维电场感应，触发各种功能
电场感应集成电路MC34940采用SMARTMOS技术制造，具有7个电极，支持28个触摸板感应器、直线和转动触摸板滑动触头，可进行就近性检测、液面感应，正弦波发生器可用外部电阻进行调谐，响应时间可以通过外部电容器调节，用户接口可重新编程，同时支持多功能应用，板上屏蔽驱动能够防止电极信号遭受外部干扰。MC34940采用24脚SOICW封装，并符合RoHS指令。
MC34940评估工具箱DEM01985MC34940E包括MC34940评估板、驱动程序光盘、接口和程序软件，连接器可连接所有电极，使用户能够连接自己设计的触摸键装置或其他电极组合。
在需要非接触感应的嵌入式系统中，MC34940可用于进行就近性检测和三维电场感应，还可以触发各种功能，例如打开或关闭开关、禁用功能或取消告警，以提示咖啡壶、吹风机和剪草机等设备的危险情况。MC34940还可镶嵌在触摸板的玻璃中或触摸板后面，不需要薄膜开关或昂贵的多层电阻式触摸板，也可以解决磨损、灰尘和腐蚀等问题。
Freescale Semiconductor
电话：010-5879-8000
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支持文件格式导入功能的射频和微波设计软件
提高和改善了仿真、调谐、优化和集成的功能
GENESYS 2006是安捷伦Eagleware产品线中的射频和微波设计软件，通过文件格式导入功能，提高和改善了仿真、调谐、优化和集成的功能。GENESYS 2006增加了生产率统计分析功能，可保存和比较各次设计迭代的结果；改进了中间文件格式(IFF)接口，可以更加平滑地把GENESYS模型导出到高级设计系统(ADS)中，实现更高级的仿真功能；在WhatIF功能中扩展了对混频器杂散信号频率表的支持，使用通过对真实混频器测量之后所得到的模型及其频响范围，定义工作频率；GENESYS和ADS之间使用公共许可协议，不需使用物理硬件密码。
GENESYS 2006可完成从算法到布局的全部工作，可用来开发各种产品，如蜂窝电话、雷达系统、有线电视系统、卫星系统、移动基站设备、射频识用别(RFID)设备和无线网络产品。GENESYS还用于高频应用中，如系统结构设计和分析、线性仿真、非线性和电磁仿真、综合及RF电路板和微波IC布局设计。
Agilent Technologies
电话：010-6564-7888
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适合无线基站应用的低频和高频PLL合成器
可用于GSM、PCS、DCS、WiMAX、CDMA和WCDMA基站中的上变频和下变频
PLL合成器ADF4156和ADF4002为各种无线基站设备提供低频和高频PLL解决方案，包括支持GSM、PCS、DCS、WiMAX、SuperCell 3G、CDMA和WCDMA网络的设备。ADF4156和ADF4002均提供LFCSP和TSSOP封装。
ADF4156是分数N PLL合成器，工作频率为6GHz，适合用在无线收发器和发射机中的上变频和下变频部分实现本地振荡器。ADF4156包括一个低噪声数字相位频率检测器(PFD)，一个精密电荷泵和一个可编程的参考除法器，一个基于∑一△的分数内插器用于支持可编程的分数N除法。其INT、FRAC和MOD寄存器定义了一个总的N除法器。其RF输出相位对于要求输出和参考之间具有特殊相位关系的应用是可设置的。ADF4156还具有减少周期滑移的电路，无须修改环路滤波器就可加快锁定时间。ADF4156的电源电压为2．7～3．3V，可使用待机模式以降低系统功耗，并与ADF41xx系列频率合成器引脚兼容。
ADF4002频率合成器的工作频率为350MHz，在无线接收器和发射器中用于实现时钟调理、时钟产生和中频(IF)LO产生。ADF4002具有一个最小值N，在时钟产生和调理应用中允许一定的灵活性。该器件包含一个低噪声数字PFD，一个精密电荷泵，一个可编程的参考除法器和可编程的N除法器。其14位的参考计数器(R计数器)允许在PFD输入端选择REFIN频率。如果该PLL与外部的环路滤波器和VCO配合使用的话，可以实现一个完整的合成器。该器件的电源电压范围为2．7～3．3V。
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适用于移动终端的DSP内核和系统平台
具有增强的存储架构．减少了门电路数B
CEVA—X1622 DSP内核和CEVA-XS1102系统平台适用于3．5G／HSDPA手机、WiMax／WiBro终端设备和智能手机。其中，CEVA-X1622是高性能、低功耗和完全可综合的DSP内核，具有增强的存储架构，包括可配置的存储容量(64KB或128KB)和可配置的存储结构(2或4个模块)，比CEVA-X系列其他产品减少了门电路数目。利用面积优化的实施方案和片上仿真模块(OCEM)的增强性能，CEVA－X1622内核的面积较CEVA-X1620显著减小，并保持对CEVA-X1620 DSP的后向编码兼容性。
CEVA-X1622 DSP内核具有16位定点双MAC超长指令字(VLIW)架构，结合单指令多数据(SIMD)多媒体操作，可并行执行多达8条指令，指令宽度更可变(16或32位)，而其位可寻址存储器容量达4GB。CEVA-X架构中构建了大量的多媒体指令和机制，使处理器能够在软件可编程平台上更快速地处理视频压缩内容，可复用架构还可在统一的结构框架中为客户提供全面应用的灵活性，可采用C／C++高级语言进行高效编程。
CEVA-XS1102是围绕CEVA—X1622 DSP内核构建的全面DSP系统平台，包括外设和系统接口，可实现高效的系统设计，发挥CEVA-X1622内核的灵活性和面积减少等优点，降低客户的开发成本和缩短上市时间。
CEVA
Email：sales@ceva-dsp．com
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